首先初学者学习FPGA时，不是说选择了Verilog作为之后你经常用到的编程语言后就不需要再学习VHDL，它们之间不是相互替代的关系，而你选择使用哪一个语言是根据自身的情况而定，主要还是看你负责的项目需要用到哪一种语言，或者看你学校的导师要求你用哪一种编程语言。

那如果你不需要考虑以上的编程语言限制问题，那你可以参考一下几点;

第一：VHDL是强类型的，它不允许你存在错误的代码，这对初学者的要求更高一些，而Verilog是弱类型的，允许你编写错误的代码，完成一个项目更容易成功。

第二：同一段命令的输入，VHDL需要大量输入代码，而Verilog通常只需要较少的代码就可以完成相同的操作。

第三：Verilog和C语言有一定的相似度，这对有c语言基础的人来说是有优势的，但是缺点在于如果你思辨能力不太好会在做项目的过程中花很多时间去区分这是C语言还是Verilog。

第四：现在大多数年轻人用Verilog的居多，而年纪较大的工程师或导师们都更喜欢使用VHDL，从相关数据显示在全球使用Verilog语言的人也是多于VHDL。

Verilog和VHDL各自有各自的有点和缺点，大家需要根据自身情况来选择适合自己的语言类型，如果你导师使用的是VHDL而你的导师使用的Verilog那你可以先学习Verilog，再简单学习VHDL，能够看得懂VHDL就可以了。

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